SGRAM-GDDR5 Układy pamięci EMMC 32-bitowe 4G 128MX32 SMD SMT

opis produktu

EDW4032BABG-70-FR Oryginalna pamięć DRAM GDDR5 4G 128MX32 FBGA

Cechy

• VDD = VDDQ = 1,6 V/1,55 V/1,5 V ±3% i 1,35 V ±3%

• Szybkość transmisji danych: 6,0 Gb/s, 7,0 Gb/s, 8,0 Gb/s

• 16 banków wewnętrznych • Cztery grupy banków dla tCCDL = 3 tCK

• 8n-bitowa architektura pobierania wstępnego: 256-bitowy dostęp do odczytu lub zapisu na tablicę dla x32;128-bit dla x16 • Długość serii (BL): tylko 8

• Programowalne opóźnienie CAS: 7–25

• Programowalne opóźnienie WRITE: 4–7

• Programowalne opóźnienie CRC READ: 2-3

• Programowalne opóźnienie CRC WRITE: 8–14

• Programowalny wzór zatrzymania EDC dla CDR

• Wstępne ładowanie: opcja Auto dla każdego dostępu do serii

• Tryby automatycznego odświeżania i samoodświeżania

• Cykle odświeżania: 16 384 cykle/32 ms

• Interfejs: wyjścia kompatybilne z pseudootwartym drenem (POD-15): 40Ω pull-down, 60Ω pull-up

• Zakończenie na matrycy (ODT): 60 Ω lub 120 Ω (NOM)

• Automatyczna kalibracja mocy ODT i wyjściowego sterownika z zewnętrznym rezystorem ZQ pin: 120Ω

• Programowalne zakończenie i przesunięcie siły sterownika

• Możliwość wyboru zewnętrznego lub wewnętrznego VREF dla danych wejściowych;programowalne przesunięcia dla wewnętrznego VREF

• Oddzielny zewnętrzny VREF dla wejść adresowych/polecenia

• TC = 0°C do +95°C

• Konfiguracja trybu x32/x16 ustawiana przy włączaniu za pomocą pinu EDC

• Jednostronny interfejs dla danych, adresu i poleceń

• Wejścia CK_t, CK_c z różnicową szybkością transmisji danych dla adresu i poleceń

• Dwa wejścia zegara różnicowego o połowie szybkości transmisji danych, WCK_t i WCK_c, każde powiązane z dwoma bajtami danych (DQ, DBI_n, EDC)

• Dane DDR (WCK) i adresowanie (CK)

• Polecenie SDR (CK)

• Funkcja zapisu maski danych przez magistralę adresową (maska ​​jedno-/dwubajtowa)

• Inwersja magistrali danych (DBI) i inwersja magistrali adresowej (ABI)

• Wejście/wyjście tryb włączania/wyłączania PLL

• Korektor cyklu pracy (DCC) dla zegara danych (WCK)

• Blokada cyfrowej stacji RAS