MT61K256M32JE-14-A 8 gb pamięci Flash EMMC kontroler pamięci Flash IC GDDR6 8G 256MX32

opis produktu

MT61K256M32JE-14: oryginalna pamięć DRAM GDDR6 8G 256MX32 FBGA do przechowywania danych

Cechy

• VDD = VDDQ = 1,35 V ±3%, 1,25 V ±3% i 1,20 V –2%/+3%

• VPP = 1,8 V –3%/+6%

• Szybkość transmisji danych: 12 Gb/s, 14 Gb/s, 16 Gb/s

• 2 oddzielne niezależne kanały (x16)

• Konfiguracje trybu x16/x8 i 2-kanałowego/pseudokanałowego (PC) ustawione przy resecie

• Jednostronne interfejsy na kanał dla poleceń/adresów (CA) i danych

• Wejście zegara różnicowego CK_t/CK_c dla CA na 2 kanały

• Jedno różnicowe wejście zegarowe WCK_t/WCK_c na kanał dla danych (DQ, DBI_n, EDC)

• Polecenie/adres o podwójnej szybkości transmisji danych (DDR) (CK)

• Dane o poczwórnej szybkości transmisji danych (QDR) i podwójnej szybkości transmisji danych (DDR) (WCK), w zależności od częstotliwości pracy

• Architektura 16n wstępnego pobierania z 256 bitami na tablicę z dostępem do odczytu lub zapisu

• 16 banków wewnętrznych

• 4 grupy banków dla tCCDL = 3tCK i 4tCK

• Programowalne opóźnienie ODCZYTU

• Programowalne opóźnienie WRITE

• Funkcja zapisu maski danych przez magistralę CA z jedno- i dwubajtową ziarnistością maski

• Inwersja magistrali danych (DBI) i inwersja magistrali CA (CABI)

• Wejście/wyjście PLL

• Szkolenie magistrali CA: monitorowanie wejścia CA za pomocą sygnałów DQ/DBI_n/EDC

• Trening zegara WCK2CK z informacją o fazie za pośrednictwem sygnałów EDC

• Trening odczytu i zapisu danych za pomocą odczytu FIFO (głębokość = 6)

• Integralność transmisji danych odczytu/zapisu zabezpieczona przez cykliczną kontrolę nadmiarowości

• Programowalne opóźnienie CRC READ

• Programowalne opóźnienie CRC WRITE

• Programowalny wzór zatrzymania EDC dla CDR

• Tryb RDQS na pinach EDC