A3P250-FG256 Zintegrowany układ scalony SMD SM TFPGA Programowalna macierz bramek

opis produktu

A3P250-FG256 SMD / SM TFPGA — programowalna macierz bramek

Funkcja

• Bramki systemowe od 15 tys. do 1 mln

• Do 144 Kb prawdziwej dwuportowej pamięci SRAM

• Do 300 wejść/wyjść użytkownika

• Proces 130-nm, 7-warstwowy metal (6 miedzi), oparty na technologii Flash CMOS

• Natychmiastowa obsługa poziomu 0

• Rozwiązanie jednoukładowe

• Zachowuje zaprogramowany projekt po wyłączeniu

• Wydajność systemu 350 MHz

• 3,3 V, 66 MHz 64-bitowy PCI†

• ISP przy użyciu deszyfrowania On-Chip 128-bit Advanced Encryption Standard (AES) (z wyjątkiem urządzeń ProASIC®3 z obsługą ARM®) przez JTAG (zgodny z IEEE 1532)†

• FlashLock® do zabezpieczania zawartości FPGA

• Napięcie rdzenia dla małej mocy

• Obsługa systemów tylko 1,5 V • Przełączniki flash o niskiej impedancji • Segmentowany, hierarchiczny routing i struktura zegara • DDR 700 Mb/s, we/wy z obsługą LVDS (A3P250 i wyższe)

• Praca z napięciem mieszanym 1,5 V, 1,8 V, 2,5 V i 3,3 V

• Obsługa szerokiego zakresu napięcia zasilania przez JESD8-B, umożliwiająca działanie we/wy od 2,7 V do 3,6 V • Wybierane przez banki napięcia we/wy — do 4 banków na chip

• Standardy wejść/wyjść z jednym zakończeniem: LVTTL, LVCMOS 3,3 V / 2,5 V / 1,8 V / 1,5 V, 3,3 V PCI / 3,3 V PCI-X† i LVCMOS 2,5 V / 5,0 V

• Standardy różnicowych we/wy: LVPECL, LVDS, B-LVDS i M-LVDS (A3P250 i nowsze) • Rejestry we/wy na ścieżkach wejściowych, wyjściowych i włączonych

• We/wy z możliwością wymiany podczas pracy i oszczędzania na zimno‡

• Programowalna szybkość narastania wyjścia† i siła napędu • Słabe podciąganie/opuszczanie

• Test skanowania granicy IEEE 1149.1 (JTAG)

• Pakiety kompatybilne z pinami w całej rodzinie ProASIC3