A3P250-PQG208I Programowalne układy logiczne FPGA Programowalna macierz bramek bezołowiowych

opis produktu

A3P250-PQG208I Programowalne układy logiczne FPGA Programowalna macierz bramek A3P250-PQG208I BEZ OŁOWIU

Cechy i zalety

Wysoka pojemność

• Bramki systemowe od 15 tys. do 1 mln

• Do 144 Kb prawdziwej dwuportowej pamięci SRAM

• Do 300 reprogramowalnych wejść/wyjść użytkownika w technologii Flash

• Proces 130-nm, 7-warstwowy metal (6 miedzi), oparty na technologii Flash CMOS

• Natychmiastowa obsługa poziomu 0

• Rozwiązanie jednoukładowe

• Zachowuje zaprogramowaną konstrukcję po wyłączeniu Wysoka wydajność

• Wydajność systemu 350 MHz

• 3,3 V, 66 MHz 64-bitowy PCI† Programowanie w systemie (ISP) i zabezpieczenia

• ISP przy użyciu deszyfrowania On-Chip 128-bit Advanced Encryption Standard (AES) (z wyjątkiem urządzeń ProASIC®3 z obsługą ARM®) przez JTAG (zgodny z IEEE 1532)† • FlashLock® do zabezpieczania zawartości FPGA Niski pobór mocy

• Napięcie rdzenia dla małej mocy

• Obsługa systemów tylko 1,5 V

• Przełączniki Flash o niskiej impedancji Wysokowydajna hierarchia routingu

• Segmentowany, hierarchiczny routing i struktura zegara

Zaawansowane we/wy

• 700 Mb/s DDR, We/Wy z obsługą LVDS (A3P250 i nowsze)

• Praca z napięciem mieszanym 1,5 V, 1,8 V, 2,5 V i 3,3 V

• Obsługa szerokiego zakresu napięcia zasilania przez JESD8-B, umożliwiająca działanie we/wy od 2,7 V do 3,6 V

• Wybierane przez banki napięcia we/wy — do 4 banków na chip

• Standardy wejść/wyjść z jednym zakończeniem: LVTTL, LVCMOS 3,3 V / 2,5 V / 1,8 V / 1,5 V, 3,3 V PCI / 3,3 V PCI-X† i LVCMOS 2,5 V / 5,0 V

• Standardy różnicowych we/wy: LVPECL, LVDS, B-LVDS i M-LVDS (A3P250 i wyższe) • Rejestry we/wy na ścieżkach wejściowych, wyjściowych i włączonych • We/wy z możliwością wymiany podczas pracy i oszczędzania na zimno‡

• Programowalna szybkość narastania wyjścia† i siła napędu

• Słabe podciąganie/opuszczanie

• Test skanowania granicy IEEE 1149.1 (JTAG)

• Pakiety kompatybilne z pinami w obwodzie kondycjonowania zegara rodziny ProASIC3 (CCC) i PLL†

• Sześć bloków CCC, jeden ze zintegrowanym PLL

• Konfigurowalne funkcje przesunięcia fazowego, mnożenia/dzielenia, opóźnień i zewnętrznego sprzężenia zwrotnego

• Szeroki zakres częstotliwości wejściowych (od 1,5 MHz do 350 MHz) Wbudowana pamięć†

• 1 Kbit nieulotnej pamięci FlashROM użytkownika

• SRAM i FIFO z blokami pamięci RAM o zmiennym współczynniku proporcji 4608 bitów (organizacje ×1, ×2, ×4, ×9 i ×18)†

• Prawdziwa obsługa dwuportowej pamięci SRAM (z wyjątkiem ×18) procesora ARM w układach FPGA ProASIC3

• Urządzenia M1 ProASIC3 — miękki procesor ARM®Cortex®-M1 dostępny z debugowaniem lub bez